Отправлено Bug 23 сентября 2003 г. 16:50

требуеться реализовать след.
когда ALE=0 и CS=0 то один из выходов становиться =1, остальные=0, т.е. дешифратор. но это состояние должно держаться до условия CS=1 не реагируя на переход CS в "1". А когда и ALE=1 и CS=1 тогда везде на выходах "1". т.к. у меня мало практики и опыта в VHDL я смог реализовал след образом. и в связи с этим вопрос к более опытным людям, где можно оптимизировать код ?

library IEEE;
use IEEE.STD_LOGIC_1164.all;

entity decoder is
port(
ADDR : in STD_LOGIC_VECTOR(2 downto 0);
ALE : in STD_LOGIC;
CS_PLD : in STD_LOGIC;
SOC_CS : out STD_LOGIC;
CLK_CS : out STD_LOGIC;
OE_CS : out STD_LOGIC;
DIV_MCLK_CS : out STD_LOGIC;
DIV_CS : out STD_LOGIC
);
end decoder;

architecture Decoder of Decoder is
signal tmpSOC_CS : std_logic;
signal tmpCLK_CS : std_logic;
signal tmpOE_CS : std_logic;
signal tmpDIV_MCLK_CS : std_logic;
signal tmpDIV_CS : std_logic;
begin

process(CS_PLD, ALE)
begin

if CS_PLD = '0' then
SOC_CS <= tmpSOC_CS;
CLK_CS <= tmpCLK_CS;
OE_CS <= tmpOE_CS;
DIV_MCLK_CS <= tmpDIV_MCLK_CS;
DIV_CS <= tmpDIV_CS;
if ALE = '0' then
case ADDR is
when "001" => tmpSOC_CS <= '0'; tmpCLK_CS <= '1';
tmpOE_CS <= '1';
tmpDIV_MCLK_CS <= '1';
tmpDIV_CS <= '1';

when "010" => tmpCLK_CS <= '0'; tmpSOC_CS <= '1';
tmpOE_CS <= '1';
tmpDIV_MCLK_CS <= '1';
tmpDIV_CS <= '1';

when "011" => tmpOE_CS <= '0'; tmpSOC_CS <= '1';
tmpCLK_CS <= '1';
tmpDIV_MCLK_CS <= '1';
tmpDIV_CS <= '1';

when "100" => tmpDIV_MCLK_CS <= '0'; tmpSOC_CS <= '1';
tmpCLK_CS <= '1';
tmpOE_CS <= '1';
tmpDIV_CS <= '1';

when "101" => tmpDIV_CS <= '0'; tmpSOC_CS <= '1';
tmpCLK_CS <= '1';
tmpOE_CS <= '1';
tmpDIV_MCLK_CS <= '1';
when others => tmpSOC_CS <= '1';
tmpCLK_CS <= '1';
tmpOE_CS <= '1';
tmpDIV_MCLK_CS <= '1';
tmpDIV_CS <= '1';
end case;
end if;
elsif (CS_PLD = '1' and ALE='1') then
SOC_CS <= '1';
CLK_CS <= '1';
OE_CS <= '1';
DIV_MCLK_CS <= '1';
DIV_CS <= '1';
end if;

end process;

end Decoder;

• decoder.v — none   (24.09.2003 00:19, 938 байт)
  • На 2001 написал бы. И шансов у VHDL ваятелей ну никаких по краткости и понятности. — Пятничный хрен   (26.09.2003 13:50, пустое)
  • оптимизированый VHDL код - это Verilog код, полностью согласен — yes   (25.09.2003 09:13, пустое)
    • Абсолютно не согласен. Cм. decoder.vhd:(+) — ENV   (25.09.2003 17:45, 1060 байт)
      • И это не предел! :-) — andrew_b   (26.09.2003 08:58, 885 байт)
        • А еще можно так:(+) — ENV   (26.09.2003 09:33, 887 байт)
          • А так? (Бритва Оккама в действии) :-) — andrew_b   (26.09.2003 10:20, 1188 байт)
            • Все бы хорошо, только вот ... — none   (26.09.2003 12:17, 622 байт)
              • Совершенно верно!!! — ENV   (29.09.2003 09:52, пустое)
    • Не согласен! Но спорить не буду :-) — Victor®   (25.09.2003 09:57, пустое)
• Вот что-то похожее. Сделайте по аналогии — Victor®   (23.09.2003 17:58, 937 байт)
  • Не, не так (не внимательно прочитал, хотя как дешифратор - это работает) Вы, очевидно, какую-то страничную адресацию задумали. Надо адрес защелкивать. Подумайте, желательно какое-то тактирование еще завести. — Victor®   (23.09.2003 18:44, пустое)