Отправлено i2000 25 сентября 2003 г. 11:48 В ответ на: Исходники в студию! отправлено Зок Мёдов 25 сентября 2003 г. 01:25

//test_plls.v
module test_plls(f1, f2, clk);
input clk;
output f1, f2;

wire lock;

ppll pll1(.GLA(f1), .GLB(f2), .LOCK(lock), .CLK(clk));

endmodule

//------------------------------------------------------------------
//ppll.v
`timescale 1 ns/100 ps
// Version: Designer v5.0 5.0.0.14

module ppll(GLA,GLB,LOCK,CLK);
output GLA, GLB, LOCK;
input CLK;

wire VCC, GND;

PWR PWR_1_net(.Y(VCC));
GND GND_1_net(.Y(GND));
PLLCORE Core(.SDOUT(), .SCLK(GND), .SDIN(GND), .SSHIFT(GND),
.SUPDATE(GND), .GLB(GLB), .CLK(CLK), .GLA(GLA), .CLKA(GND)
, .LOCK(LOCK), .MODE(GND), .FBDIV5(GND), .EXTFB(GND),
.FBSEL0(VCC), .FBSEL1(GND), .FINDIV0(VCC), .FINDIV1(VCC),
.FINDIV2(GND), .FINDIV3(GND), .FINDIV4(GND), .FBDIV0(GND),
.FBDIV1(GND), .FBDIV2(GND), .FBDIV3(VCC), .FBDIV4(VCC),
.STATBSEL(GND), .DLYB0(GND), .DLYB1(GND), .OBDIV0(GND),
.OBDIV1(GND), .STATASEL(GND), .DLYA0(GND), .DLYA1(GND),
.OADIV0(GND), .OADIV1(GND), .OAMUX0(GND), .OAMUX1(VCC),
.OBMUX0(GND), .OBMUX1(GND), .OBMUX2(VCC), .FBDLY0(VCC),
.FBDLY1(VCC), .FBDLY2(VCC), .FBDLY3(GND), .XDLYSEL(VCC));

endmodule
//----------------------------------------------------------------

//ppll.gen
Version:5.0.0.14
ACTGENU_CALL:1
BATCH:T
FAM:PA
OUTFORMAT:verilog
LPMTYPE:LPM_PLL_NEW
LPM_HINT:NONE
INSERT_PAD:NO
INSERT_IOREG:NO
GEN_BHV_VHDL_VAL:F
GEN_BHV_VERILOG_VAL:F
MGNTIMER:F
MGNCMPL:F
"DESDIR:C:\Actelprj\PLL_test\hdl"
GEN_BEHV_MODULE:T
CLKS:2
FIN:20.000000
PRIMFREQ:125.000000
PDELAYVAL:0
PDELAYSIGN:0
PBYPASS:0
PPHASESHIFT:0
SECFREQ:125.000000
SDELAYVAL:200
SDELAYSIGN:0
SBYPASS:0
FB:NOSKEW
CONF:STATIC

• Вы этот ACT генератор не очень используёте. Он много что не правильно генерит. Посмотрите в примере у ACTEL. И не забудьте SP 3 поставить. — KA   (26.09.2003 22:10, пустое)