[an error occurred while processing this directive]
|
"ИЕЕЕ стандарт для VHDL RTL синтеза"
Пункт 8.9.5 "Конкурентное" присвоение сигнала
(и повторяется во всех его подпунктах)
"Edge specification shall not be allowed in concurrent signal assignments"
:-(
E-mail: info@telesys.ru