[an error occurred while processing this directive]
|
симулятор уж точно глюкавый, им не пользовался, сумялицией занимался уже в AHDL6.1, а застрял, переделывая проект написанный на verilog-е, в том что не смог реализовать асинхроную запись в порт,
то есть что должны бы выглядеть так -
interface bus_latch_in(unsigned 8 ) data_port(unsigned 1 condition = ale&cs) with {data = {"dp7","dp6","dp5","dp4","dp3","dp2","dp1","dp0"}};
уже не помню что в симуляторе получилось, но как то коряво адрес записывался, мусор...
короче пока забил на Handel-C
E-mail: info@telesys.ru