[an error occurred while processing this directive]
|
Есть модуль на Verilog:
module detect6str (HREF,clr,str6);
input HREF, clr;
output str6;
reg tmp;
always @(posedge HREF or clr)
begin
if (clr) begin
tmp = 1'b0;
str6 = 1'b0;
end
else if (HREF) begin
tmp = tmp + 1'b1;
if (tmp == 6) str6 = 1'b1;
end
end
endmodule
Никак не могу понять почему MAX+Plus II выдает ошибки на 11 и 15 строках: Illegal LHS in assign proc.
E-mail: info@telesys.ru