Отправлено axalay 15 октября 2003 г. 12:08

Сколько я не пытался изобразить ПЗУ на Veriloge так и не дабился ее работы (хотя на VHDLе сделал). Как я понял, Xilinx выставил много непроверенных шаблонов по VeriLOG, чего не скажешь про VHDL. или я не проав? Подскажите пожалуйста.

• Ответ: Вот так, например — V61   (15.10.2003 17:10, 310 байт)
  • для V61: бред! — druzhin   (17.11.2003 18:13, пустое)
  • Ответ: почему это не компилится? хотя шаблон от Xilinx-а... Работы блока я то добился -в коргене сгенерил-но это некрасиво...я хочу все в тексте — axalay   (16.10.2003 15:54, 2222 байт)
• Ответ: добавка — axalay   (15.10.2003 13:23, 107 байт)
  • mozhet tak — KA   (15.10.2003 15:42, 327 байт)
    • я обычно case генерю awk-ом и инклюдю - весьма удобно — yes   (15.10.2003 16:07, пустое)
      • Ответ: но мне хочется все в тексте, начальству отчет предоставлять- все в папке одной — axalay   (16.10.2003 15:56, пустое)
    • Ответ: так то оно так, а где данные для начальной загрузки? а без них-это просто ОЗУ! — axalay   (15.10.2003 16:06, пустое)
      • jeto RAM? — KA   (15.10.2003 16:46, пустое)
    • Ответ: так то оно так, а где данные для начальной загрузки? а без них-это просто ОЗУ! — axalay   (15.10.2003 16:06, пустое)