[an error occurred while processing this directive]
Ответ: почему это не компилится? хотя шаблон от Xilinx-а... Работы блока я то добился -в коргене сгенерил-но это некрасиво...я хочу все в тексте
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено axalay 16 октября 2003 г. 15:54
В ответ на: Ответ: Вот так, например отправлено V61 15 октября 2003 г. 17:10

module RAMB16_S18_S18 (clka, clkb, wea, addra, addrb, dia, dob);

defparam INIT_00 = 256'h0FFF0FF50F5F0F5505FF05F5055F05550AAA0A500A0A0A0000AA00A0000A0000;
defparam INIT_01 = 256'h08FF09FF0AFF0BFF0CFF0DFF0EFF077706660555044403330222022201110000;
defparam INIT_02 = 256'h0F6F0F7F0F8F0F9F0FAF0FBF0FCF0FDF0FEF01FF02FF03FF04FF05FF06FF07FF;
defparam INIT_03 = 256'h0FF40FF50FF60FF70FF80FF90FFA0FFB0FFC0FFD0FFE0F1F0F2F0F3F0F4F0F5F;
defparam INIT_04 = 256'h0DD20CC30BB40AA50996088707780669055A044B033C022D011E0FF10FF20FF3;
defparam INIT_05 = 256'h0E110E1E0D2D0C3C0B4B0A5A096908780787069605A504B403C302D201E10EE1;
defparam INIT_06 = 256'h00C300D200E101EE02DD03CC04BB05AA06990788087709660A550B440C330D22;
defparam INIT_07 = 256'h0A050B040C030D020E01001E002D003C004B005A006900780087009600A500B4;
defparam INIT_08 = 256'h087009600A500B400C300D200E10010E020D030C040B050A0609070808070906;
defparam INIT_09 = 256'h0777088809990AAA0BBB0CCC0DDD0EEE0FFF01E002D003C004B005A006900780;
defparam INIT_0A = 256'h006600770088009900AA00BB00CC00DD00EE00FF011102220333044405550666;
defparam INIT_0B = 256'h050506060707080809090A0A0B0B0C0C0D0D0E0E0F0F00110022003300440055;
defparam INIT_0C = 256'h0440055006600770088009900AA00BB00CC00DD00EE00FF00101020203030404;
defparam INIT_0D = 256'h0003000400050006000700080009000A000B000C000D000E000F011002200330;
defparam INIT_0E = 256'h0020003000400050006000700080009000A000B000C000D000E000F000010002;
defparam INIT_0F = 256'h0100020003000400050006000700080009000A000B000C000D000E000F000010;

input clka; //тактовая частота записи
input clkb; //тактовая частота чтения
input wea; //разрешение записи
input [7:0] addra; //адрес записи
input [7:0] addrb; //адрес чтения
input [15:0] dia; //данные записи
output [15:0] dob; //данные чтения
reg [15:0] RAM [255:0];
reg [7:0] addr_rega;
reg [7:0] addr_regb;

//запись
always @(posedge clka)
begin
if (wea)
RAM[addra] <= dia;
addr_rega <= addra;
end

//чтение
always @(posedge clkb)
begin
addr_regb <= addrb;
end
assign dob = 16'b111111111111;//RAM[addr_regb];
endmodule

Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru