Отправлено axalay 17 октября 2003 г. 12:49

Пишу на верилоге. Короче, есть блочная память. Если адрес подавать с регистра-то все нормально, но мне нада было в процессе отладки постоянно считывать с одной ячейки. Я сформировал адрес без регистра. И в итге получил ...ничего не получил. Пока догадался, что нада эту константу защелкнуть триггерами....рабочий день кончился. По моему мнению-это глюк. В ALTERE с этим все нормально

• все попинали в вежливой форме :) действительно интересно взглянуть — yes   (17.10.2003 16:57, 139 байт)
  • Ответ: и тем более если мне нада адрес для считывания вычислить обычной логикой, то зачем его обизательно защелкивать, если я уверен, что там рисков никаких? — axalay   (20.10.2003 13:44, пустое)
  • Ответ: а в альтере и то -и это работает — axalay   (20.10.2003 13:41, пустое)
• Xilinx не умеет глюки создавать. Какие timing constrains-ы ему Инженер скажет сделать то он и сделает. — zlyh   (17.10.2003 14:03, пустое)
  • Это правда. Обычно сам идиот. Если конечно не ископаемая версия Xilinx используется. — Пятничный хрен   (17.10.2003 15:46, пустое)
    • Ответ: у меня лицензионный полный ISE-5.2, а то, что нада для каждой цепи констрайнс задавать, то это полный отстой...кстати, без констрайнсов попробуйте разместить проект в спартан-2, где используются все 4 DLL-а...и фиг вам-не разместит, а значит XILINX урак! — axalay   (20.10.2003 13:40, пустое)
      • Это от привычки дурью маятся для алтеры. Сам страдал. Для Xilinx не надо выпендриваться. Сам разведет. Уж если не получается, тогда можно и указать чего... — Пятничный хрен   (24.10.2003 18:55, пустое)
        • Ответ: не дурью маяться, а нада было и тем и етим заниматься, и у тех и у других свои прелести — axalay   (27.10.2003 16:25, пустое)
      • По описанию проблемы я понял что PERIOD не задавался. Откуда тулза узнает где на какие задержки загоняться? Если понизить частоту на вашем проекте, уверен, заработает. — zlyh   (20.10.2003 15:45, пустое)