Отправлено zlyh 22 октября 2003 г. 11:14

Меняю имена портов верхнего уровня проекта. Тестбенч не меняю. Порты соединены по named mapping. Ни компилятор ни моделятор не ругаются. При моделировании конечно вижу сигналы без driver-а.
Если бы всё было на VHDL-е меня компилятор послал бы... соединить порты правильно.
Так вот если бы всё было в Verilog-е, там проверяется соответствие имён?
Или это кривизна Моделсима?

• Не очень понимаю в чем проблема, но подобная задача была и завершилась успешно. Сам проект был на VHDL-е, а бенч на Verilog-е - I2C с OpenCores. Если не говорить об ошибках в самом проекте, то проблем с симуляцией не было, ModelSim прекрасно работал — leoyv   (23.10.2003 23:24, пустое)
  • Поменял имена портов в VHDLной компоненте. А где она устанавливается - в Verilog-ном модуле - не менял. Я бы хотел чтоб компилятор меня обругал, но он промолчал. — zlyh   (24.10.2003 09:19, пустое)