Отправлено MichaelM 23 октября 2003 г. 16:13

Народ. МОжет кто знает… Суть такова — есть проект логический, — есть его нетлист (перегнанный синопсисом в верилог). Есть такая функция — code coverage. Эта функция показывает «активность кода» и работает на vhd — файлах… Я пользую смешанное моделирование, ибо нетлист только верилоговский, — и вот его-то я и хотел бы «покрыть тестами», но вот именно он-то и не покрывается. Не находит она(modelsim) его как instanse и все тут… Приичем само моделирование идет и внутрях этого нетлиста все переключается как надо… Все блоки ненетлитстовые (тестер и прочая обвязка) обозваны как архитектуры, нетлист же обозван модулем. Пользуюсь моделсимом 5.7g.