[an error occurred while processing this directive]
при всей моей симпатии к верилогу - на нем средствами языка не могу такое описать (пользовался обычно препроцессором)
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
yes
11 ноября 2003 г. 15:21
В ответ на:
чего-то у меня не пошло так (слева от равно тоже должна быть slice), я обманул с помощью функции (вроде бы synplify синтезировала то что надо)
отправлено yes 11 ноября 2003 г. 15:16
Составить ответ
|||
Конференция
|||
Архив
Ответы
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru