Отправлено yes 12 ноября 2003 г. 10:47

вот (цветными буквами - мне нравится Ж;-)

  -- purpose: SHIFT REGISTER TO IMPLEMENT MATCH FILTER DELAY
  -- type   : sequential
  srl_proc: process (clk)
  begin  -- process SRL
    if clk'event and clk = '1' then  -- rising clock edge
      for i in 0 to cfg_word.DELAY-1 loop
        tmp(i+1)<=tmp(i);
      end loop;  -- i 
    end if;
    tmp(0)<=in_stream;
  end process SRL_proc;

это описание синтезируется в SRL16 (Xilinx)
если я добавлю сброс - то будет синтезироваться в кучу триггеров (нету у srl16 сброса)

можно ли проинициализировать это как-то (используя глобальные сигналы типа GSR)?

если бы это был верилог - есть модуль glbl.v, который в тестбенч можно включить и он сбросит (я так понял по описанию sim.pdf)
а как быть в VHDL?

наверно и в Альтере есть такой SRL...

• спрошу по другому: как описать скользящее среднее, чтобы для Virtex-а было удобно — yes   (12.11.2003 15:42, 305 байт)
  • Ответ (+) — andrew_b   (12.11.2003 17:12, 275 байт)