[an error occurred while processing this directive]
|
Со всем согласен, особенно с последним абзацем. Но абсоятельства таковы, что есть проект для альтеровского ПЛИСа, который создавался много лет разными людьми на разных HDL-языках, а зачастую и в графике с использованием встроеных библиотек альтеры. Всего модулей сейчас около 350, иерархия - до 10..15 уровней, межсоединения чрезвычайно запутаны и далеко не всё документировано.
Теперь, этот проект в очень сжатые сроки надо конвертировать в чип Xilinx, который значительно "жирнее" альтеровского. Т.е, даже в случае совсем "кривой" конверсии, проблем с размещением и быстродействием возникнуть не должно.
Ещё немаловажный момент - баги. Если всё начать переписывать набело на Verilog, то ошибки неизбежны. Их потом придется найти и обезвредить, а это тоже время, которого нет.
Вот поэтому и хотелось бы всё автоматизировать до предела, пусть даже за счёт оптимальности кода, быстродействия и т.д.
E-mail: info@telesys.ru