Отправлено Авсётаки 02 декабря 2003 г. 15:45

Вопрос вот в чем:
Некий модуль (Verilog) имеет вход, который в некоторых случаях может быть не подключен, т.е. не использован в модуле верхнего уровня. Необходимо иметь какой-то defaul value для этого входного порта, иными словами нужен pulldown либо pullup, что хорошо бы описАть типами tri0, tri1, но Xilinx не разрешает. Как быть?

• Ну если Вы пишить на Verilog. Там же условный синтыз есть. — KA   (02.12.2003 21:07, пустое)