Отправлено lutik 18 декабря 2003 г. 17:16

пишу такое:

type TDataBuf is array (0 to ADC_CH_COUNT*ADC_COUNT*width+log2(ADC_COUNT*ADC_CH_COUNT*width)) of std_logic;
signal DataBufA : TDataBuf;
signal DataBufB : TDataBuf;
attribute syn_ramstyle : string;
attribute syn_ramstyle of DataBufA : signal is "block_ram";
attribute syn_ramstyle of DataBufB : signal is "block_ram";
--(хочу что бы память размещалась в выделеных блоках)
.
.
.
process(clk)begin
if Rise(clk) then
if S1 = '1' then
DataBufA(InAddr) <= sample;
end if;
end if;
end process;
process(clk)begin
if Rise(clk) then
if S2 = '1' then
DataBufB(InAddr) <= sample;
end if;
end if;
end process;

после синтеза synplify7.2 вижу - банан.. т.е нету тама никакого размещения в BlockRAM - все триггера мне заселил ентой памятью.

подскажите в чем грабли

заранее спасибо

PS.
Rise - функция из личной библиотеки и к делу отношения не имеет

• А как выполняется чтение? Была... — DmitriP   (19.12.2003 11:06, 306 байт)
  • понял вас - спасибо.. и это тоже, но вообще оказалось, что synplify просто однобитовые данные не хочет в BlockRAM сувать. пришлось фиктивный бит к полезному прибавлять и его потом до самого верха иерархии проводить.. хороше еше места хватило и ноги свободные были — lutik   (19.12.2003 16:06, пустое)
  • понял вас - спасибо.. и это тоже, но вообще оказалось, что synplify просто однобитовые данные не хочет в BlockRAM сувать. пришлось фиктивный бит к полезному прибавлять и его потом до самого верха иерархии проводить.. хороше еше места хватило и ноги свободные были — lutik   (19.12.2003 16:06, пустое)
• Посмотрите Synplify Pro Reference Manual\VHDL Language Support\RAM Inference — urri   (18.12.2003 18:06, пустое)