Отправлено andrew_b 23 декабря 2003 г. 11:25 В ответ на: Мультиклоковые модули в ISE... отправлено Hare 23 декабря 2003 г. 11:00

Вы хотите, чтобы ваш сдвиговый регистр работал по двум клокам. У Хилинха таких триггеров нету.
Кошерный способ --- один клок для записи и сдвига, а WR использовать как clock enable.

• Ответ: — Hare   (23.12.2003 12:21, 347 байт)
  • Если WR - асинхронный по отношению к CLK, то стоит поставить триггер на WR. Затем выдели фронт сигнала и используй его как Load. — DmitriP   (24.12.2003 10:16, пустое)
  • А можно подробнее - как Вы на уровне вентилей рисуете триггер с двумя тактовыми входами? — Po Hab Nik   (23.12.2003 19:38, 4 байт)
    • Ответ: — Hare   (24.12.2003 09:08, 317 байт)
      • Ответ: VHDL дает сделать все, этот язык индеферентен к железу. Не все дает сделать конкретное железо. — andrew_b   (24.12.2003 09:25, пустое)
        • Но в конце концов всё равно железо получается. Вот и интересно как язык это реализовывает :) А если такого понятия нету то возможно то что сейчас творится в винде — MegaVolt   (27.12.2003 14:21, пустое)