[an error occurred while processing this directive]
|
Это-то понятно и сделано, может я несколько избалован IN-GATEом, где я могу загнать оба сигнала в мультиплексор, однако, хочется знать, VHDL, что считает тактовый сигнал прописанный в модуле единым для всех триггеров в нём? Просто WR короткий (период CLK) и асинхронный с этим самым CLK, и я отнюдь не уверен, что внутрь WR попадёт фронт такта.
E-mail: info@telesys.ru