Конечно, да! :-) (+) («Телесистемы»: Конференция 'Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Конечно, да! :-) (+)

(«Телесистемы»: Конференция 'Языки описания аппаратуры (VHDL и др.))

Отправлено andrew_b 24 декабря 2003 г. 09:23
В ответ на: Можно ли к сингалу std_logic_vector прибавить константу, не описывая в коде компонент сумматора ручками? отправлено cms 23 декабря 2003 г. 18:13

В пакетах std_logic_signed и std_logic_unsigned функция "+" перегружена для разных типов операндов. Смотрите код пакетов.

Составить ответ ||| Конференция ||| Архив

Ответы

Спасибо. Я так и сделал. Единственная тонкость - std_logic_vector сперва необходимо привести либо к SIGNED, либо UNSIGNED. — cms (24.12.2003 15:40, пустое)
- Зачем? (+) — andrew_b (24.12.2003 16:05, 328 байт)
  - Я пользуюсь numeric_std - это стандарт IEEE, а — cms (24.12.2003 18:20, 208 байт)
    - Вот только в Active-HDL нет исходного кода numeric_std, он только в IEEE. А библиотеки std_logi_arith и т.д. в наличии. — dsmv (26.12.2003 14:32, пустое)
      - Не знаю. В Квартусовских либах есть исходники и numeric_std, и std_logic_arith — cms (26.12.2003 14:48, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru