[an error occurred while processing this directive]
По этому принципу я делал и трёхклоковые триггеры, в том числе которые работали только при определённом порядке прихода клоков на тактовые входы.
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
druzhin
26 декабря 2003 г. 11:13
В ответ на:
Ответ: двухклоковый триггер на верилоге (+)
отправлено druzhin 26 декабря 2003 г. 10:51
Составить ответ
|||
Конференция
|||
Архив
Ответы
А в железе то это как выглядит?
—
zlyh
(26.12.2003 12:22,
пустое
)
Сначала, до того как стал плисовцем, я это делал в железе, на ТМ2. ISE по вышеприведённому коду всё корректно нарисует через View RTL Shematic.
—
druzhin
(26.12.2003 12:46,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru