[an error occurred while processing this directive]
Жизнь заставила начать изучение VHDL. И сделать для начала надо всего лишь RSD-триггер. И своял я такой код, только вот (+)
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено THEOdore 03 февраля 2004 г. 17:10

library IEEE;
use IEEE.std_logic_1164.all;
entity F10N is
port (S, R, CLK, D : in std_logic;
Q, QN: out std_logic);
end F10N;
architecture F10N_b of F10N is
begin
process(S, R, CLK, D)
begin
if (S = '1' and R = '0') then Q <= '1'; QN <= '0';
elsif ((S = '0' and R = '1') or (S = '1' and R = '1')) then Q <= '0'; QN <= '1';
elsif (clk'event and clk='0') then q <= d; qn <= not d;
end if;
end process;
end F10N_b;ъ
Все вроде работает как надо, кроме начального состояния, когда все сигналы не активны. На выходах Q и QN единицы! Вопрос мог бы решиться, если б можно было применить not (clk'event). Но компилятор отказывается! Подскажите, коллеги, как беду извести.

Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru