Сформулирую проблему по другому: При использовании Verilogных non-blocking assignments ("<=") (также как и VHDLных signal assignment ("=") ) синтез даёт тот же результат что и моделирование. + («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Сформулирую проблему по другому: При использовании Verilogных non-blocking assignments ("<=") (также как и VHDLных signal assignment ("=") ) синтез даёт тот же результат что и моделирование. +

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено zlyh 10 февраля 2004 г. 11:23
В ответ на: ничего себе одинаково ! Даже не близко. При использовании блокирующего присваивания строится куча комбинационной логики. Компилятор (+) отправлено DASM 09 февраля 2004 г. 15:39

Просто надо думать не по "Сишному" (программно) а то как проект на железо ляжет.
Нужны триггера - однозначно ставишь под клок non-blocking (или signal). Нужны просто верёвки - есть два варианта: 1) в VHDL я обеими руками за сoncurrent signal assignment, 2) можно и always-ом (process-ом) но тогда как раз и возникает проблема с ...blocking.
Blocking особенно хорош под циклом for, для экономии ресурсов.

Я две трети Дугласа Смита в дежавю утоптал. (в его 4-й главе как раз про ...blocking. 1,5MB) Сечас он - 13МБ. Есть предложения по зашариванию?

Составить ответ ||| Конференция ||| Архив

Ответы

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа