[an error occurred while processing this directive]
да ща добавил и в свой исходник (core gen'овский) и в XilinxCoreLib'овские исходники - результат тот же ...
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
vladx
17 февраля 2004 г. 13:51
В ответ на:
вверху исходника library unisim; use unisim.all; добавили?
отправлено UR 17 февраля 2004 г. 13:19
Составить ответ
|||
Конференция
|||
Архив
Ответы
Еще ... Надо use UNISIM.VComponents.all; +правильно описать в проекте коргеновский модуль
—
UR
(17.02.2004 14:21,
пустое
)
Пример использования...
—
UR
(17.02.2004 14:37, 1959 байт)
В проекте у меня так все и описано, но (+)
—
vladx
(17.02.2004 14:53, 219 байт)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru