Отправлено zlyh 24 февраля 2004 г. 15:46 В ответ на: Продолжение темы отправлено GVS 22 февраля 2004 г. 06:39

Из всего толстого описания VHDL (как и VERILOG-а) в железо реально идёт всего ничего. В 1076.6 и описано как и что.
Согласны что язык интересен тем что он "hardware description"? Просто моделирование я здесь не рассматриваю.
Например если встречается конструкция if rising_edge(Clk) then то на сигнал, стоящий внутри этого процесса будет повешан Д-триггер. И если нужно сделать Д-триггер то надо написать конструкцию типа rising_edge(Clk). Д-триггер это edge-sensitive конструкция. Без вариантов.

Из конструкции
Process (clock)
BEGIN
T1<=T;
END ;
однозначно синтезируется latch (не знаю как по русски точно), потому что это level-sensitive конструкция. Наоборот тоже верно. И тоже без вариантов.

Тоже верно и для других элементов железа.
Художественные описания как и что синтезить есть в: стандарте, хелпах на любой синтезатор и например Дуглас Смит ХДЛ Чип Дизайн.

• Извиняюсь. В процессе "T1<=T;" будет прямое соединение. — zlyh   (24.02.2004 16:27, пустое)
  • Ответ: А причем тогда список процессов? В классике T сановится равным T1 только после прихода какогото фронта clock!!! — GVS   (24.02.2004 17:42, пустое)
    • Ответ: — zlyh   (24.02.2004 18:43, 901 байт)
      • Ответ: Я нападю на VHDL. Мне этот язык тоже нравится. Но меня в нем убивает неоднозначность трактования одних и тех же процессов.В любом, знакомом мне языке A равно B если мы присваеваем одно значение другому. Почему в VHDL мы должны еще думать о том моделируем мы процесс или симулируем. Почему нет однозначности.А вообще я пришел к мнению, что надо бросить задавать ненужные вопросы, я начать изучать, как говорят в арми, материальную часть. — GVS   (24.02.2004 19:31, пустое)
        • :-)) Yes! Нашего полку прибыло! — zlyh   (24.02.2004 19:43, пустое)