[an error occurred while processing this directive]
|
Sensitivity list нужен симулятору. Когда программеры писали симулятор они не ставили задачу распознавать конструкции. В настоящее время sensitivity list можно бы уже назвать архаизмом, но кто бы симулятор переделал.
VHDL создавали больше академики чем инженера. Verilog - инженера больше чем академики. Попробуйте Verilog.
1) Здесь Т1 - выход Д-триггера. Т - вход Д-триггера.
process (clock)
begin
if rising_edge(clock) then
T1<=T;
end if;
end;
2) Здесь Т1 - выход latch. Т - вход latch.
process (clock)
begin
if clock='1' then
T1<=T;
end if;
end;
3) Здесь при синтезе клок игнорируется.
process (clock)
begin
T1<=T;
end;
Для меня HDL - больше чем ассемблер, потому что если схема это написание непосредственно в кодах, что же останется для толпологии?
А как приятно, коротко и красиво описать управляло на HDL-е и быстро это всё отладить?
E-mail: info@telesys.ru