[an error occurred while processing this directive]
|
VHDL от Verilog Ничем кроме синтаксиса не отличается. Идеология та же самая.
Что ты пишешь
process(clk) is
begin
if (clk=1 and clk'Event) x<=x+"000000000001";
(VHDL)
или
always @(posedge clk)
x<=x+1;
(Verilog)
Нормальный синтезатор скомпилирует в одну и ту же структуру (емеется ввиду его внутр. предст. RTL модели), и результат синтеза, соотв. будет одним и тем же.
Только, на мой взгляд второй вариант куда удобнее.
Вообще, этот спор носит характер типа "какой язык круче C или Pascal". Глупо товарищи.
E-mail: info@telesys.ru