[an error occurred while processing this directive]
Ага. У меня критерии те-же. Лучший язык тот, используя который меньше надо писать.
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
SM
25 февраля 2004 г. 21:49
В ответ на:
Ответ: Мне в VHDL-е не нравится уже то, что библиотеки нада описывать. Да и любая вещь на VerilogHDL-е раза в плтора короче. итд и тп.
отправлено axalay 25 февраля 2004 г. 10:57
Составить ответ
|||
Конференция
|||
Архив
Ответы
А вот для ручной оптимизации с использованием железячных элементов оба не удобны.
—
SM
(25.02.2004 21:52,
пустое
)
А вот зачем, интересно, в Verilog'е, две сущности: wire и reg. Смысл в этом разделении какой? Signal он сигнал и есть, кака яразница --- выход это триггера или нет?
—
andrew_b
(26.02.2004 12:33,
пустое
)
Wire, reg, integer.
—
Victor Yurchenko
(28.02.2004 19:40,
пустое
)
Вот такое объяснение (Sorry что на английском). Имеется цельный талмут по этому поводу.
—
Fnutik
(26.02.2004 14:28, 308 байт)
А вот по поводу reg(+)
—
Fnutik
(26.02.2004 14:50, 553 байт)
Это все из оперы "Что это такое?" А вот на "Действительно ли это нужно?" я убедительного ответа так и не получил. Прав был Оккам...
—
andrew_b
(26.02.2004 15:06,
пустое
)
Ответ (+)
—
SM
(26.02.2004 13:07, 685 байт)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru