А вот зачем, интересно, в Verilog'е, две сущности: wire и reg. Смысл в этом разделении какой? Signal он сигнал и есть, кака яразница --- выход это триггера или нет? («Телесистемы»: Конференция 'Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] А вот зачем, интересно, в Verilog'е, две сущности: wire и reg. Смысл в этом разделении какой? Signal он сигнал и есть, кака яразница --- выход это триггера или нет?

(«Телесистемы»: Конференция 'Языки описания аппаратуры (VHDL и др.))

Отправлено andrew_b 26 февраля 2004 г. 12:33
В ответ на: А вот для ручной оптимизации с использованием железячных элементов оба не удобны. отправлено SM 25 февраля 2004 г. 21:52

Составить ответ ||| Конференция ||| Архив

Ответы

Wire, reg, integer. — Victor Yurchenko (28.02.2004 19:40, пустое)
Вот такое объяснение (Sorry что на английском). Имеется цельный талмут по этому поводу. — Fnutik (26.02.2004 14:28, 308 байт)
- А вот по поводу reg(+) — Fnutik (26.02.2004 14:50, 553 байт)
  - Это все из оперы "Что это такое?" А вот на "Действительно ли это нужно?" я убедительного ответа так и не получил. Прав был Оккам... — andrew_b (26.02.2004 15:06, пустое)
Ответ (+) — SM (26.02.2004 13:07, 685 байт)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа