[an error occurred while processing this directive]
Ответ (+)
(«Телесистемы»: Конференция 'Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено SM 26 февраля 2004 г. 13:07
В ответ на: А вот зачем, интересно, в Verilog'е, две сущности: wire и reg. Смысл в этом разделении какой? Signal он сигнал и есть, кака яразница --- выход это триггера или нет? отправлено andrew_b 26 февраля 2004 г. 12:33

Я считаю что и этого мало. Что я могу задать только или просто комбинаторную логику, или элемент памяти (регистр). Мне часто необходимо еще и описать, что это за reg конкретный должен стать в имплементации - D, SR, JK и т.п. И также мне бывает надо задать, что из себя представляет "wire" - это цепочка каскадирования, переноса, или просто разводка по FastTrack. Отсюда моя любовь к AHDL, где я могу конкретно описать что именно мне надо, и не гадать, "а что мне насинтезируют".

Да и просто определять регистры как провода с моей точки нечитабельно. Сразу ясно - это регистр (счетчик, и т.п.), а это - сигнал, сформированный какой-то логикой из выходов регистров и/или входных пинов.

Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru