Отправлено SM 26 февраля 2004 г. 16:36 В ответ на: что-то я не совсем понял вопрос(+) отправлено DmitriP 26 февраля 2004 г. 16:14

то, что представлений знаковых переменных может быть несколько разных. В данной записи все значения беззнаковые. Если определить count как "reg signed [3:0] count;" - то будет знаковое сравнение в дополнительном коде. А смещенный и прямой код верилогом не поддерживаются, компараторы для них надо строить самостоятельно.

• тогда это то же самое что и SIGNED/UNSIGNED в VHDL.(+) — DmitriP   (26.02.2004 16:45, 369 байт)
  • Верилог корректно (+) — SM   (26.02.2004 16:49, 205 байт)
    • Чегой-то он выругается? Все функции в библиотеках VHDL unconstrained, так что ради бога сравнивайте числа с разной разрядностью. — andrew_b   (26.02.2004 17:05, пустое)
      • И знаковые с беззнаковыми тоже напрямую? — SM   (26.02.2004 17:17, пустое)
        • Да, с помощью std_logic_arith. — andrew_b   (26.02.2004 17:24, пустое)
          • Ну тогда разницы тут нет никакой. — SM   (26.02.2004 17:28, пустое)