[an error occurred while processing this directive]
Wire, reg, integer.
(«Телесистемы»: Конференция 'Языки описания аппаратуры (VHDL и др.))
миниатюрный аудио-видеорекордер mAVR

Отправлено Victor Yurchenko 28 февраля 2004 г. 19:40
В ответ на: А вот зачем, интересно, в Verilog'е, две сущности: wire и reg. Смысл в этом разделении какой? Signal он сигнал и есть, кака яразница --- выход это триггера или нет? отправлено andrew_b 26 февраля 2004 г. 12:33


Составить ответ  |||  Конференция  |||  Архив

Ответы

Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 

Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru