[an error occurred while processing this directive]
Управляемая линия задержки.
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Но это для Xilinx FPGA. Если другая логика - постройте делитель (на 10) на счетчике (3 - 4 ячейки). Не думаю, что это принципиально.
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru