Отправлено Holy-Glory 10 марта 2004 г. 13:41 В ответ на: есть некий код на VHDL для генерации сигнала на основе имеющихся 2х других, A-HDL симулирует нормально, а вот после синтеза в Leonardo, MAXplus не хочет нормально симулировать. отправлено Bug 09 марта 2004 г. 11:55

Как-то так, если не особо заморачиваться на оптимизацию.
reg [3:0] cnt;
reg FSR;

always @(posedge CLK2)
if (~CLK8)
begin
cnt[3:0] <= #1 4'h9;
FSR <= #1 1'b0;
end
else
begin
FSR <= #1 (cnt[3:0]>4'h1) ? 1:0;
if (FSR) cnt[3:0] <= #1 cnt[3:0]-4'h1;
end