Отправлено none 21 марта 2004 г. 14:58 В ответ на: Как это правильно записать на верилоге? (+) отправлено SKov 21 марта 2004 г. 11:22

function [7:0] SelectData;  // for CPU interface only !
  input [3:0] adr;
  begin
    casex(adr)
      	4'h0: SelectData = Status;     	 
      	4'h1: SelectData = DivVal[15:8];     
      	4'h2: SelectData = DivVal[ 7:0];     
      	4'h3: SelectData = Control;           
      	4'h4: SelectData = E1Bstart;       
      	4'h5: SelectData = E1Bend;       
      default:SelectData = 0;
    endcase
  end
endfunction
assign Dout = SelectData(Adr);

• Мне кажется это не совсем то.(+) — SKov   (21.03.2004 18:24, 696 байт)
  • отлично for синтезируется — yes   (22.03.2004 09:14, 295 байт)
    • не точно не @ - а * — yes   (22.03.2004 09:15, пустое)
      • У меня нет списка чувствительности -= все асинхронно. — SKov   (22.03.2004 09:39, пустое)
        • присутствие списка чувствительности не означает синхронности (то есть можно сделать то же, что и assign) — yes   (22.03.2004 13:58, 113 байт)
          • Понятно. Попробую. А можно маленький примерчик на FOR в синтезируемой части ? — SKov   (22.03.2004 15:20, пустое)
            • так чтобы логику - не нашел - вот с триггером, но попробуйте самостоятельно список чуствительности поменять — yes   (22.03.2004 15:56, 984 байт)
            • так чтобы логику - не нашел - вот с триггером, но попробуйте самостоятельно список чуствительности поменять — yes   (22.03.2004 15:56, 984 байт)
        • ну и как это описано? — yes   (22.03.2004 13:55, пустое)