Отправлено KHA 23 марта 2004 г. 10:36 В ответ на: На чём ваять будешь? отправлено Крутой 23 марта 2004 г. 10:09

(Altera- для отладки, и основное на Астеle - однократно программируемой)
Вообще-то, приёмник HDLC уже готов (схема нарисована и отлажена), а передатчик я бы хотел написать на VHDL - в качестве обучения :)

• Altera - несколько не то, а вот Actel интересно. Как проекты переносить будешь? — Крутой   (23.03.2004 11:06, пустое)
  • Кстати, Victor прав насчет стаффинга. А что значит HDLC попроще? — Крутой   (23.03.2004 11:09, пустое)
    • Ответ: Нет необходимости в организации вх. буфера, — KHA   (23.03.2004 11:20, пустое)
• Есть на Verilog. Verilog в VHDL перевести не проблема. — Victor®   (23.03.2004 10:49, пустое)
• — Крутой   (23.03.2004 10:48, 100 байт)
• Как bit stuffing делали? — Victor®   (23.03.2004 10:44, пустое)
  • Ответ: Счётчик на 7 — KHA   (23.03.2004 11:19, 202 байт)
    • А передатчик? — Victor®   (23.03.2004 11:28, пустое)
      • Ответ: Передатчик- так я же написал уже что хочу сделать его на VHDL, заодно и освою язык — KHA   (23.03.2004 11:43, пустое)
        • Вот здесь есть на VERILOG: http://www.elektroda.pl/eboard/ftopic57550.html Если проблемы с закачкой - могу выслать почтой. Но что-то мне подозрительно насчет его работы :( — Victor®   (23.03.2004 12:21, пустое)
          • Проверял - не работает. — Крутой   (23.03.2004 14:39, пустое)
            • Я в Veriloge ничего не понимаю. Но по крайней мере полученный RTL не совпадает с блок-схемами в описании FUII_Project.pdf — Victor®   (23.03.2004 15:16, пустое)
          • Ответ: Что -то я там не нашёл, кроме ссылки на opencores.org, если не сложно вышли почтой. — KHA   (23.03.2004 13:30, пустое)
            • Выслал 1,3 Mb (12:09 GMT) — Victor®   (23.03.2004 15:48, пустое)