[an error occurred while processing this directive]
Ответ: Подскажите как можно перевести с VHDL на Verilog и как в ISE создать модель из программы на VHDL и встроить ее в Verilog? (извините, что пишу здесь - новые сообщения нихера не посылаются)
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))