Отправлено -=Sergei=- 30 марта 2004 г. 13:09 В ответ на: а можно пример на VHDL ??? бо я не так давно на нём писать начал, и не совсем ещё освоил отправлено Bug 30 марта 2004 г. 13:03

входы CLK1, CLK2
выходы CLK2o

промежуточные сигналы CLKt

process (CLK1)
begin
if (CLK1'event and CLK1='1') then
CLKt <= CLK2;
CLK2o <= CLKt;
end if;
end process;

В результате Сигнал CLK2o сдвинут относительно CLK2 на 2 такта CLK1. Но !!!!!! по длительности сигнал CLK2o будет теперь кратен CLK1, если CLK2 изначально не синхронен с CLK1 (например его длина равна 2.5 динам CLK1), то тут начнуться игрища..... надо смотреть более детально итп.

• Ара! то что надо!!! сенкаю безгранично! ps: CLK2 у меня делаеться из CLK1, так что они кратны. — Bug   (30.03.2004 13:19, пустое)
  • Чему только в институте учат? — Славик   (31.03.2004 10:09, пустое)