"Более другой" сдвиг в verilog-е reg = reg>>1; (+) («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] "Более другой" сдвиг в verilog-е reg = reg>>1; (+)

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено Postoroniy_V 08 апреля 2004 г. 18:41
В ответ на: Подскажите начинающему по Verilog'у отправлено dxp 08 апреля 2004 г. 17:14

module ShiftReg(clk, in, out, load);

input clk;
input [7:0] in;
input load;
output out;

reg [7:0] Reg;

always @(posedge clk)
begin
if(load)
Reg = in;
else
Reg=Reg>>1;
end

assign out = Reg[0];

endmodule

Отправка ответа