[an error occurred while processing this directive]
verilog или vhdl.....главное хвост!..держать пистолетом ж-)))(+)
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено Postoroniy_V 23 апреля 2004 г. 15:20
В ответ на: Только стилевая особенность. отправлено V61 23 апреля 2004 г. 14:54

на verilog-е писать, мне кажется, меньше чем на VHDL, но есть один нюанс ((с) Шнур) ж-)))
у меня не получалось на veriloge описать асинхронный сброс, потому что leonardo не синтезировал и приходилось описывать вот так

wire reset_sync;
assign reset_sync = (!ena)|(syncend);//два асихронных сброса

always@(posedge sync_in or posedge reset_sync)//syncend or posedge ena)
begin
if(reset_sync) sync_start=0;
else sync_start=1;
end

но такое баловство было только в leonardo, а в synplify получалось без такиз извратов...
в vhdl же получалось описать асихронный сброс и для leo для synplify.
ну и в vhdl мне не понравилась типизация данных...это зае... по моему.


Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru