[an error occurred while processing this directive]
Знание VHDL мешают продуктивному писанию на Veriloge.
(«Телесистемы»: Конференция 'Языки описания аппаратуры (VHDL и др.))
Отправлено
KA
23 апреля 2004 г. 17:31
В ответ на:
мммм....и что?.....проблемы в изучение verilog-a???? знание оного не помешают! ж-)))
отправлено Postoroniy_V 23 апреля 2004 г. 16:48
Составить ответ
|||
Конференция
|||
Архив
Ответы
;-)))))))))
—
Postoroniy_V
(23.04.2004 18:56,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru