[an error occurred while processing this directive]
|
Мы изготавливаем честный чип. Но для начала, моделируем его на FPGA (XILINX FF1152AGTO0345). Используем Model Sim и NC-Sim. Там в HDL симуляторе все получается красиво и правильно. Потом при помощи Synplify перегоняем HDL в Xilinx netlist. И в самой FPGA уже имеем глюк. Возможно ли такое? Есть ли глюки в описаных средах разработки?
Глюк выглядит как конфликт в конвеере.
E-mail: info@telesys.ru