[an error occurred while processing this directive]
|
variable y, a,b: std_logic_vector(17 downto 0);
y:=b - a;
Актив-ХДЛ это выражение нормально пропустил, но на самом то деле стандартная билиотека std_logic не позволяет вычетать вектора и при синтезе любой синтезатор на этом месте дает ошибку....
КАК ЭТО ОБОЙТИ???
E-mail: info@telesys.ru