Я это перевёл в верилог и отмоделировал. Работает, НО на каждом выходе много пичков от спадов всех входов. («Телесистемы»: Конференция 'Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Я это перевёл в верилог и отмоделировал. Работает, НО на каждом выходе много пичков от спадов всех входов.

(«Телесистемы»: Конференция 'Языки описания аппаратуры (VHDL и др.))

Отправлено druzhin 10 июня 2004 г. 10:18
В ответ на: Sergei, сигнал S1 не используется. Где ошибка? отправлено druzhin 10 июня 2004 г. 10:01

Составить ответ ||| Конференция ||| Архив

Ответы

А я на AHDL и синтезировал :) и получил три законных инвертора... — SM (10.06.2004 10:55, пустое)
- Подтверждаю... Но как к такому решению пришел автор!? Должна ведь быть какая-то логика, не перебором ведь... — Victor® (10.06.2004 11:50, пустое)
  - Я думаю через представление операций пересечения, объединения и отрицания на множествах. — SM (10.06.2004 12:37, пустое)
  - Вот на AHDL. Может кому надо. — Victor® (10.06.2004 11:56, 951 байт)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru