Отправлено UIC 11 июня 2004 г. 16:26 В ответ на: Ответ: отправлено JohnKorsh 11 июня 2004 г. 15:43

вариант описания элемента с тремя состояниями на VHDL

library IEEE;
use IEEE.std_logic_1164.all;
entity tristate is
port (e,a :in std_logic;
y :out std_logic);
end tristate;
architecture tri of tristate is
begin
Y <=awhen (e = '1') else 'Z';
end tri;