[an error occurred while processing this directive]
[an error occurred while processing this directive]
|
В опциях разводчика, в меню Simulation задайте генерацию VHDL нужного формата (Modelsim, Foundation, etc.) и проделайте весь путь синтеза и разродки. Тогда вместе в BIT файлом будут сгенерированы VHDL и SDF. Далее для моделирования этого VHDL надо подключить библиотеку Simprim, которая входит в поставку Xilinx'a (%XILINX%/vhdl/scr/simprims).
Правда такой VHDL совершенно не читаем, состоит только из библиотечных примитивов.
E-mail: info@telesys.ru