Отправлено Обучающийся Верилогу 25 июля 2001 г. 13:54 В ответ на: Как в Verilog правильно описывать цепи с тремя состояниями, т.е. когда цепь управляется несколькими источниками? отправлено Обучающийся Верилогу 24 июля 2001 г. 18:18

• Как показывает практика, Altera лишний вес себе никогда не заказыват :) — Victor®   (25.07.2001 14:25, пустое)
  • В общем-то да, но Verilog получается неполный .... :(( — Обучающийся Верилогу    (25.07.2001 14:51, пустое)
    • Так обычно никто в MAX+PLUS II проекты на VHDL и Verilog HDL не синтезирует. Для этого есть Synplify, Leonardo, FPGA Express. Правда не знаю, как в Altera Quartus (Quartus II) обстоит дело. С моим PC с ним работать невозможно. — Victor®   (25.07.2001 15:56, пустое)
      • Ну, не столь категорично! Думаю, для многих задачь достаточно Макса — vitA   (26.07.2001 09:30, пустое)
        • Может быть. Интересно, какой из синтезаторов наиболее полно поддерживает стандарт VHDL? — Victor®   (26.07.2001 10:46, пустое)
          • Synplify показался наиболее эффективным по сравнению с LS, Max+II и FPGA Express.(+) — vitA   (26.07.2001 11:22, 47 байт)
          • Ответ: Есть документ.. — Навзничь   (26.07.2001 11:14, 173 байт)
            • Я тут за архивариуса... — Навзничь   (26.07.2001 11:17, пустое)