[an error occurred while processing this directive]
[an error occurred while processing this directive]
|
>>также с VHDL я работал очень мало, так как, имхо, это не рабочий
>>инструмент (поэтому и "для синтеза больше "приспособлены" ABEL или
>>AHDL"), но про Verilog такого не скажешь
Ну что же, VHDL изначально разрабатывался как язык моделирования. И тем не менее отлично подходит и для синтеза. Ну а насчет того, что это "не рабочий инструмент" - пол-мира пишут на VHDL, так что это, скорее, вопрос личных пристрастий.
>>теперь (как пишут на анекдот.ру) амбула
>>да я неправ - выбирается наиболее раннее событие по времени, а не
>>познее по тексту событие, но при этом все события намеченные на
>>более поздние моменты времени забываются
>>а какой паралельности здесь может быть разговор не понятно? для
>>исполнения события нет памяти (вернее есть один элемент) и если
>>новая команда планирует выполнение события на более ранний момент
>>времени, то предыдущее событие забывается - по-моему очень странная >>параллельность
Может я не совсем удачно выразил свою мысль. Имелась в виду параллельность выполнения процессов, и что не важно, в каком порядке следуют конкуррентные транзакции (в разных процессах или в тексте внутри одного процесса).
E-mail: info@telesys.ru