[an error occurred while processing this directive]
Провел опыт. VHDL перевел в Verilog и обратно в VHDL. Работать перестал.
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
matyushin
18 июня 2004 г. 16:12
В ответ на:
А будут ли проблемы, если проект, писанный на Verilog переконвертить в VHDL чем-то типа XHDL. Поделитесь опытом плиз.
отправлено Garvic_ 17 июня 2004 г. 19:07
Составить ответ
|||
Конференция
|||
Архив
Ответы
А в верилоге-то работало?
—
человек
(24.06.2004 11:47,
пустое
)
не проверял
—
matyushin
(25.06.2004 10:32,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru