[an error occurred while processing this directive]
|
по-моему можно использовать log2.
что-то:
signal ab : integer := 12345;
signal sd : std_logic_vector(integer(log2(real(ab)))-1 downto 0);
Такое должно пройти в VHDL, но будет ли оно синтезироваться?
И смысла не вижу, если есть константа, есть и ее размерность.
E-mail: info@telesys.ru