[an error occurred while processing this directive]
|
Если formal не интересно никуда подключать то в качестве actual надо использовать open. (Это, помоему, в Верилоге неподключённые сигналы просто запятыми прокидываются).
ts_inst: component mpeg_tsi PORT MAP (
open,
TsClk,
...
Если open подсоединяется ко входному порту то тому входному сигналу нужно значение default.
component mpeg_tsi PORT (
TsClkIn: IN Std_logic := '1';
TsClkOut: out Std_logic;
...
К выходным портам open подсоединяется без проблем.
Positional association elements должны следовать строго перед named association elements (если используются и те и другие).
ts_inst: component mpeg_tsi PORT MAP (
open, TsClk, open, open, open, TsByte => TsByte, sys_clk => sys_clk
);
zlyhухо@icmailточка.ru
E-mail: info@telesys.ru