Отправлено xex 19 июля 2004 г. 20:12

имеется
res_cnt <= (not mwr) when (adr_lo(7 downto 1) = "0000110") else '0';

в RTL строится выход по AND со входами adr_lo(7 downto 1) под значение "0000110" а потом селектор.

хочется чтобы в этот элемент AND попал и mwr т.е. без всяких селекторов

• ну и еще - RTL этот имеет только познавательное значение - мэпер все-равно все переделает... — yes   (20.07.2004 15:37, пустое)
• вопрос был в том — xex   (20.07.2004 14:16, 225 байт)
  • можно AND_REDUSE(adr_lo) в STD_LOGIC_MISC, а вообще чтобы красиво писать - учите verilog :) — yes   (20.07.2004 15:32, пустое)
    • REDUCE конечно... — yes   (20.07.2004 15:33, пустое)
• Это (+) — SM   (20.07.2004 00:04, 96 байт)
  • притом что необходима языковая конструкция...причем тут констрейны и тайминги? — xex   (20.07.2004 14:14, пустое)
    • А притом, что синтезатор наплюет на конструкции, и все равно сделает так, как считает нужным (+) — SM   (20.07.2004 16:57, 145 байт)